2026/05/26 05:30  
中國華為半導體業務部總裁何庭波於週一聲稱，2031年將設計出電晶體密度達到1.4奈米製程同等水準的高階晶片。（路透資料照）

發表「韜定律」 聲稱可繞過EUV

但缺乏實證 良率、散熱等難釋疑

〔編譯盧永山／綜合報導〕中國華為半導體業務部總裁何庭波週一在上海舉行的半導體研討會上發表名為「韜（τ）定律 」的半導體發展新路徑，透過該公司開發的「邏輯折疊」技術，目標在二〇三一年設計出足以媲美台積電等競爭對手的先進晶片，繞過對艾司摩爾（ASML）極紫外光（EUV）微影設備的依賴。不過，專家對華為的說法持質疑態度；華為也坦承，仍須解決晶片過熱等諸多挑戰。
何庭波表示，過去六年華為依「韜定律」已成功設計並量產三八一款晶片，今年秋季將發表新的麒麟智慧手機晶片，完整採用邏輯折疊技術，大幅提升相關性能。目前也透過這個技術開發人工智慧（AI）晶片，到二〇三一年將設計出電晶體密度達到一．四奈米製程同等水準的高階晶片。但華為未提供對晶片性能的獨立評估。
全球晶圓代工龍頭台積電目前正在量產二奈米製程晶片，計畫於二〇二八年推出一．四奈米製程晶片。
華為發表「韜定律」是為了挑戰主導半導體產業發展數十年之久的「摩爾定律」。摩爾定律預測積體電路（晶片）上可容納的電晶體數量，約每兩年會增加一倍，同時性能提升、成本下降。
但一些分析師表示，這種傳統製造技術正在觸及物理極限，電路組件的尺寸很快將難以繼續縮小。「韜定律」則透過邏輯折疊技術，讓電路從單層平面走向多層立體架構。
不過，商業諮詢公司DGA集團亞洲和美洲技術部門主管崔歐洛（Paul Triolo）質疑華為能設計出一．四奈米晶片的說法。他說：「堆疊／折疊設計可以有效提高密度，但這並不意味著華為已解決與真正的一．四奈米級製造相關的全部製程、良率、功耗、散熱和裝置性能等問題。」
市場研究公司Counterpoint Research研究部門副總沙赫（Neil Shah）則說，華為被禁止採購艾司摩爾的EUV，為了在AI領域保持競爭力，被迫尋求晶片開發的替代方案，但「這種平行的半導體製程在規模化方面仍未得到驗證，這種方法可能帶來嚴重的散熱問題和封裝的複雜性，進而影響製造良率」。
華為也坦言，新方法仍面臨諸多挑戰，包括需要適合「韜定律」的新晶片設計工具，也要解決行動晶片和大型AI資料中心的過熱問題。